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RE: integer range でエラーしました

 投稿者:管理人  投稿日:2009年 3月14日(土)18時43分9秒
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  > 幅が無くなっているということでしょうか。

いえ,変換後のverilogで wire宣言の直後に [数字1:数字2] がついていると思いますが,ここが std_logic_vector(数字1 downto 数字2) にあたりますので,この数字1,2が妥当な値か確認してください,というのがこのWARNINGの意味です.

元がinteger range 8 downto 0ならば,verilog上では wire [3:0] st_sts; となっていれば
問題ないかと思います.
 
 
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